3nm制程
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3nm制程工艺
在半导体制造中，3纳米工艺是继5纳米MOSFET 技术节点之后的下一个芯片缩小。截至2019年，三星和台积电已宣布计划将3 nm 半导体节点投入商业生产。它基于GAAFET（全能栅极场效应晶体管）技术，这是一种多栅极MOSFET技术。
商业化历史
2016年底，台积电宣布计划建设一个5 nm至3 nm节点半导体制造厂，共同承诺投资额约为157亿美元。[8]在2017年，宣布TSMC它是开始3纳米的结构的半导体制造工厂在台南科学园在中国台湾。台积电计划在2023年开始批量生产3 nm工艺节点。
在2018年初，IMEC和Cadence表示他们已经使用极端紫外线光刻（EUV）和193 nm 浸没式光刻技术制作了3 nm测试芯片。
在2019年初，三星提出了计划在2021年在3纳米节点制造3纳米GAAFET（全能栅极场效应晶体管）的计划; 三星的半导体路线图还包括8、7、6、5和4 nm“节点”的产品。
在2019年12月，英特尔宣布了2025年3纳米生产的计划。
2020年1月，三星宣布生产世界上xxx个3 nm GAAFET工艺原型，并表示将在2021年实现批量生产。
台积电3nm
在ITRS的用途（如2017年）的术语“2.1纳米”，“1.5纳米”，和“1.0纳米”作为后3处的节点的通用术语。“ 2纳米”（2 nm）和“ 14 埃 ”（14Å）节点（IMEC的）也已（在2017年）暂时确定为3纳米后的未来生产节点，假设的引入日期分别为2024年和2025年以后。
台积电（TSMC）董事长马克·刘（Mark Liu）于2018年末预测，芯片规模将继续扩展至3 nm和2 nm节点; 然而，截至2019年，其他半导体专家还不确定3 nm以上的节点是否可行。台积电于2019年开始研究2nm。
在2019年12月，英特尔宣布了2029年生产1.4 nm的计划。