5nm制程工艺

在半导体制造中，《国际器件和系统路线图》将5nm工艺定义为继7nm节点之后的MOSFET 技术节点。截至2019年，三星电子和台积电已开始5nm节点的有限风险生产，并计划在2020年开始批量生产。

研究人员于2000年代初首次证明了7 nm以下的单晶体管器件。在2002年，包括Bruce Doris、Omer Dokumaci、Meikei Ieong和Anda Mocuta在内的IBM研究团队制造了6纳米 绝缘体上硅（SOI）MOSFET。

2003年，由日林若林和山上重晴领导的NEC日本研究团队制造了xxx个5 nm MOSFET。

2015年，IMEC和Cadence制造了5 nm测试芯片。所制造的测试芯片不是功能齐全的设备，而是用于评估互连层的图案。

2015年，英特尔描述了针对5 nm节点的横向纳米线（或全能门）FET概念。

在2017年，IBM透露他们已经使用全栅极配置（GAAFET）的硅纳米片制造了5纳米硅芯片，这与通常的FinFET设计有所不同。所用的GAAFET晶体管具有3个纳米片，彼此堆叠，整个纳米片被同一栅极覆盖，就像FinFET通常具有并排的几个物理鳍片一样，这些鳍片在电气上是一个单元，并且整体被同一栅极覆盖。IBM的芯片尺寸为50 mm ²，每mm ²具有6亿个晶体管。

台积电（TSMC）在2018年初将在2020年之前在其新的Fab 18上开始生产5nm节点。在2018年10月，台积电宣布计划在2019年4月之前开始测试或“风险生产”5nm器件。

2019年4月，三星电子宣布自2018年第四季度以来一直向其客户提供其5纳米工艺（5LPE）工具。在2019年4月，台积电宣布其5纳米工艺（CLN5FF，N5）已开始风险生产，并且完整的芯片设计规范现已提供给潜在客户。N5流程最多可以在14层上使用EUVL，而N6和N7 ++中只有5或4层。

台积电于2019年10月开始为Apple提供5nm A14处理器的样品。

在2019年12月，台积电宣布其平均制程约为80％，其裸片尺寸为17.92 mm ²的5纳米测试芯片的每片晶圆的最高成品率> 90％。随着管芯尺寸增加到100 mm ²，成品率下降到32.0％。